CPLD的光伏逆变器锁相及保护电路设计

CPLD 的光伏逆变器锁相及保护电路设计引言在光伏并网系统的 逆变器 电路中， 对电网电压的锁相是一项关键技术。 由于电力系统在工作时会产生较大的电磁干扰， 因此， 其简单的锁相方法很容易受到干扰而失锁， 从而导致系统无法正常运行。 在这种情况下， 设计采用对电网电压进行过零检测后再将信号送人 CPLD，然后由 CPLD实现对电网电压进行数字锁相的方法， 可以有效地防止相位因干扰而发生抖动或者失锁的现象， 保证系统的正常运行。另外，本系统还使用 CPLD 对 DSP产生的 PWM 波控制信号和系统运行时的各项参数进行监控，一旦发现异常，立即使系统停机，并通知 DSP发生异常，从而实现了对系统的硬件保护。系统整体结构组成本文所介绍的设计方法是 5kW 光伏并网发电系统中逆变器的一部分，该光伏并网逆变器可实现额定功率为 5kW 的 太阳能电池 阵列的最大功率跟踪与并网输出。其逆变器的系统结构图如图 1 所示。本控制系统由 TI DSP2812 作为主控芯片， Xilinx CPLD XC9572XL 用作数字锁相与保护电路， XC9572XL 为 3.3 V 内核电压的 CPLD，它由 4 个 54V18 功能模块组成，可提供 1600 个 5 ns 延迟可用门。数字锁相电路的设计与实现数字锁相电路的系统结构图如图 2 所示。 该电路由数字鉴相器、 数字滤波器和数控振荡器组成。如果把图 2 所示的数字锁相电路中的数字滤波器看成一个分频器， 则其分频比为Mfc/K ，此时的输出频率为fK △ φ Mfc/K 其中， △ φ 为输入信号 V1 与输出信号 V2 的相位差； fc 为环路的中心频率。 那么，该数控振荡器的输出频率为f2f1K △ φ MfckN 由于锁定的极限范围为 K△ φ 1 ，所以，可得到环路的捕捉带△ fmaxf2max-f1MfckN 这样，当环路锁定时， f2f1 其系统稳态相位误差为△ φ ∞ NKf2-f1/kMfc 可见，只要合理选择 K 值，就能使输出信号 V2 的相位较好地跟踪输入 V1 的相位，从而达到锁定之目的。如果 K 值选的太大，环路捕捉带就会变小，这将导致捕捉时间增大； 而如果 K 直太小，则可能会出现频繁进位，借位脉冲。从而使相位出现抖动。根据图 2 给出的数字锁相环的原理框图， 可用 VHDL语言分别对该系统进行设计。其中数字滤波器由 K 模计数器组成，数控振荡器包括脉冲加，减控制电路和 N分频器等。1 数字鉴相器数字鉴相器通常可选用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或 JK触发器组成的鉴相器等。 本数字鉴相器是一个相位比较装置， 主要通过比较输入信号 V1相位 φ 1与输出信号 V2相位 φ 2的相位来产生一个误差信号 Vd，其相位差为 △ φ φ1 -φ2 。 当 △ φ φ e输入信号脉宽的一半 时， 其鉴相器输出为方波，属于相位锁定阶段。 在这种情况下， 只要可逆计数器的 K 值足够大， 其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时，若 △ φ φe ，其占空比大于 50 ，该输出电压 Vd 将加到 K 模可逆计数器的 UPDN 输入端。2 数字滤波器计数器可设计成一个 17 位可编程 可变模数 可逆计数器， 计数范围为 23～ 217，可由外部置数 DCBA 控制。其输入频率 fkMfc 。当鉴相器输出 Vd 为高电平时，K 模计数器进行减计数，计数到 “ 0”时，输出一个借位脉冲 DN；而当鉴相器输出Vd 为低电平时， K 计数器进行加计数，当计数到某一设定值 “ DCBA”时，将输出一个进位脉冲 UP。 UP 和 DN 可作为脉冲加 / 减电路的 “ 加 ” 和 “ 扣 ” 脉冲控制信号。3 数控振荡器本电路由 D 触发器、 JK 触发器和与门、或门等电路组成。当数字滤波器 UP 输出端输出一个进位脉冲时，系统便在 INC 下降沿到来后，在脉冲加 / 减电路的输出端 fout 插入一个脉冲信号，也就是使相位提前半个周期 ;反之，当数字滤波器DN 端输出一个借位脉冲时，在 DN 下降沿到来后，系统就会在脉冲加 /减电路的输出序列中扣除一个脉冲信号， 也就是使相位滞后半个周期， 且这个过程是连续发生的。这样，脉冲加，减电路的输出经 N 分频器模块 ncount 分频后，即可使输出信号的相位接受调整控制， 最终达到锁定。 当环路锁定后， 输出与输入信号之间会存在一定的相位误差。保护电路的设计与实现本系统中的保护电路主要由 PWM 波形监视模块和系统参数监视模块组成，其保护电路结构如图 3 所示。图 3 中的脉宽异常检测模块由 3 个 9 位使能计数器组成， DSP 输出的三路 PWM信号分别作为计数器的使能信号输入。 当控制信号有效时， 计数器开始计数， 计数器的上限值为 400，即 200μs ，当控制信号的有效宽度小于 200 μs 时 在本系统中 DSP 的控制周期为 55μ s，即认为该 PWM 波正常，系统会将控制信号直接输出；如果大于 200μs ，则认为 PWM 波出现异常，此时系统将立即切断 PWM波的有效输出而停机 .并把异常中断信号和异常状态码信息报告给 DSP。共态导通模块可用于监视逆变器系统， 从而控制半桥高低端的两路对称 SPWM波信号，保证这两路信号输出不会出现共态导通的情况。 另外， 由模拟比较器产生的系统过电压、过电流和温度异常等报警信号，经过数字滤波后，将送人 PWM 波处理模块。这样，在系统出现异常时，即可由 CPLD 实现硬件上的停机保护动作。图 4 所示是保护电路的系统顶层图。图 5 所示是该保护电路的仿真波形。结束语本文介绍了基于 CPLD的光伏并网逆变器的锁相及保护电路的设计与实现方法，该电路目前已经在项目组的 5 kW 光伏并网逆变器中成功运用，实际使用证明，该电路可为系统的长时间稳定运行提供可靠的保障。